21世纪经济报道记者 倪雨晴

在摩尔定律放缓、黄式定律延续的当下，华为“韬(τ)定律”横空出世，被视为半导体领域演进的新定律。

5月25日，华为官网发文称，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会（ISCAS ）2026上，华为公司董事、半导体业务部总裁何庭波发表题为“半导体新路径探索与实践”的主旨演讲，发表了指导半导体产业发展的新原则——韬(τ)定律。

据介绍，韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

对于中国半导体产业而言，这种探索尤其具有现实意义。因为在全球科技竞争加剧背景下，中国企业不仅需要追赶先进工艺，更需要寻找属于自己的技术路径。从Chiplet、先进封装，到超节点、系统级协同，再到如今的“时间缩微”，越来越多创新开始绕开传统制程路径依赖。

当然，“韬定律”能否真正成为产业级新范式，还需要时间验证。但可以看到，在全球半导体产业从工艺竞赛逐渐转向系统竞赛的今天，华为已经不再只是单纯追赶既有路线，而是在尝试重新定义下一代芯片演进逻辑。

纪录片《大国基石》指出算力即国力。这意味着，算力并不是简单的芯片计算能力，而是综合了国家电力生产与运输、芯片设计与制造产业集群、AI软件开发与应用。

过去100年，人类的科技与大国的博弈，已经从单纯的对抗进入尖端科技的较量。一个日渐明显的趋势是，Token使用量将作为衡量经济活跃度甚至国力的新指标。要高质量地支撑算力、Token的规模，芯片等底层体系是根基和砥柱。

其中，华为芯片力量进一步崛起，从昇腾系列芯片，到AI超节点，再到如今的“韬(τ)定律”，代表着华为开发大国重器、要改天换地全球算力格局的决心。

华为芯片再突围：预计2031年达1.4纳米制程

何庭波表示，在过去六年的实践中，基于韬(τ)定律，华为已成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。其中，将于2026年秋季面世的麒麟芯片，率先采用了逻辑折叠技术，性能大幅提升。预计到2031年，基于韬(τ)定律的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

在关键的突破上，华为创新性地提出了“逻辑折叠(LogicFolding)”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升。

器件层面，通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；电路层面，通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；芯片层面，通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；系统层面，定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

近年来，主导半导体产业半个多世纪的摩尔定律正面临严峻的物理极限和经济效益双重挑战。面对晶体管几何缩微放缓、晶体管成本红利消退等发展困境，如何跨越传统工艺路径的局限，探索出一条全新的可持续演进路线，以满足当下呈指数级攀升的计算性能需求，已成为全球半导体行业亟待攻克的共同难题。韬(τ)定律正是解决该难题的有效路径。

面对未来，何庭波说：“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在韬(τ)定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”

半导体定律接力：从“摩尔定律”到“华为定律”

如果将过去半个多世纪的半导体发展史浓缩来看，其实是一场定律接力。

最早主导行业的是英特尔创始人戈登·摩尔提出的“摩尔定律”——芯片上的晶体管数量大约每18至24个月翻一倍，而成本持续下降。这一定律不仅塑造了全球信息产业，也奠定了PC、互联网、移动通信乃至人工智能时代的算力基础。过去几十年，全球半导体产业，本质上都在围绕“几何缩微”展开竞赛：更先进的制程、更小的晶体管、更高的集成度。

但进入7纳米之后，摩尔定律明显遭遇瓶颈。一方面，晶体管尺寸已经逼近物理极限，量子隧穿、漏电效应等问题愈发突出；另一方面，先进制程的成本呈指数级上升。如今一座最先进晶圆厂的投资已达到数百亿美元级别，光刻机、先进封装等环节进一步抬高产业门槛。换句话说，继续依靠缩小尺寸换取性能提升，已经越来越难。

在“后摩尔定律时代”，新的定律陆续产生，其中“黄式定律”开启了AI新时代的产业逻辑。所谓“黄式定律”，通常被视为英伟达创始人兼CEO黄仁勋对AI算力时代演进规律的概括，AI计算性能提升速度，已经远超传统摩尔定律下的通用芯片性能增速。其核心不再只是晶体管数量增加，而是通过GPU架构创新、CUDA生态、系统级协同、网络互联与软件优化，实现整体AI性能的指数级跃迁。

而如今，华为提出的“韬(τ)定律”，则进一步试图回答另一个问题：如果先进制程受限，是否还能继续推动高性能芯片演进？

从何庭波此次演讲来看，“韬定律”的核心逻辑，实际上是把过去围绕“面积”的竞争，转向围绕“时间”的竞争。传统摩尔定律追求的是几何尺寸缩小，而华为提出了“逻辑折叠”的新路径，就是不再一味追求晶体管更小，而是让芯片里的数据“少跑路”。

打个比喻，传统芯片像一座平面城市，不同模块彼此分散，数据传输距离较长；而“逻辑折叠”则通过更紧凑的布局、3D堆叠和近距离互联，把原本距离较远的功能模块堆叠到一起。这样一来，信号传播路径更短，通信时延更低，芯片整体效率也随之提升。

这背后，其实折射出华为近年来在外部封锁压力下形成的一套技术路线。

众所周知，在先进制程、EDA工具、高端制造设备等多个关键环节，华为长期面临限制。特别是在7纳米以下先进工艺领域，中国半导体产业整体仍与国际顶尖水平存在差距。在这种情况下，单纯复制传统摩尔定律路径，难度和成本都极高。

因此，华为近年的突围重点，逐渐转向“系统性工程能力”，从昇腾芯片的突围再到如今底层定律的演进，都是在根技术上深耕。

例如在AI算力领域，华为昇腾并非单点追求指标，而是通过CloudMatrix超节点、灵衢总线、高速互联、统一内存编址等系统架构设计，提高整体集群效率；在手机芯片领域，麒麟芯片则通过软硬协同、异构计算、封装优化等方式，尽可能释放有限制程下的性能潜力。

从这个角度看，“逻辑折叠(LogicFolding)”也是系统工程思路之一。即便晶体管尺寸无法继续大幅缩小，仍然可以通过更高效的布局、更短的数据路径、更强的协同设计，继续逼近先进制程性能。其目标并非简单复刻，而是探索一条“非传统缩微”的新路径。