2026国际电路与系统研讨会今天在上海举行，华为公司董事、半导体业务部总裁何庭波在题为《半导体新路径探索与实践》的主旨演讲中，发表了“韬（τ）定律”。这是中国专家在全球半导体领域首次提出指导产业发展的新原则。

“我看过何总在论文预印本平台arXiv上发表的相关论文，但今天在现场听了演讲，还是很激动。”一位上海高校教授告诉记者，“参会的企业、高校院所专家讨论后认为，这是一个重要时刻，‘韬定律’开辟了我国自主研发芯片的新路径，提出了芯片设计的新范式。”

提出“后摩尔时代”中国方案

据介绍，国际电路与系统研讨会是集成电路和系统领域的国际顶级会议，今年会议收到来自50个国家的1858篇论文，其中1009篇被接收。今天，上千位来自各国企业、高校院所、相关组织的专家相聚上海国际会议中心，参加了全体大会和分论坛。何庭波的演讲在与会专家中引发很大反响，并很快“出圈”，引起社会关注。

所谓“韬定律”，是以“时间缩微”替代“几何缩微”，以系统性降低时间常数τ为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

何庭波在2026国际电路与系统研讨会上演讲。

要认识这个定律的价值，先要了解“摩尔定律”。它由英特尔创始人戈登·摩尔于1965年提出，预测在价格不变情况下，集成电路上可容纳的元器件数目和性能，每隔18—24个月会增加或提升1倍。这条定律的核心逻辑是“几何缩微”，即通过不断缩小芯片上晶体管的几何尺寸，从而在面积一定的芯片上堆砌更多元器件，持续提升算力。

然而半导体行业经过60年发展，“摩尔定律”已接近失效终点——随着制程工艺逼近1纳米—0.5纳米物理极限，晶体管尺寸无法进一步缩小，强行微缩会产生严重的漏电、发热问题，影响芯片稳定性，还会带来制造成本飙升的困境。

面对即将到来的“后摩尔时代”，产业界可遵循什么新原则？华为半导体业务部提出的中国方案是“韬定律”。希腊字母τ读作“韬”，在电学里是时间常数‌，用来描述电路或系统过渡过程的快慢，数值越大，变化越慢。这个定律的要义是以“时间缩微”替代“几何缩微”，将产业迭代的核心目标从“缩小元器件尺寸”转变为“降低信号传播的时间常数”。如果能压缩晶体管之间的信号传播时延，就可以减少能量损耗，提升芯片运行效率和晶体管有效密度。

“逻辑折叠”大幅提升芯片性能

针对这个新目标，华为研发出“逻辑折叠”等核心技术，构建了贯穿器件、电路、芯片以及系统层面的多层级协同优化体系。

在器件层面，通过优化晶体管、互连电阻和寄生电容，从物理底层最大限度地缩微器件级时间常数τ；在电路层面，通过“逻辑折叠”技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度，并有效降低信号传播的电阻和电容负载，使晶体管密度和电路性能大幅提升；在芯片层面，通过“软件—架构—芯片”全栈软硬芯协同设计，提高系统级并行度和效率，大幅降低端到端执行时间；在系统层面，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

在这些凝聚科学家和工程师智慧的技术中，“逻辑折叠”是一项核心技术。芯片里负责计算、判断、运算、开关控制的电路单元，统称逻辑电路。在传统的芯片设计方案中，所有逻辑单元平铺在一层硅面上，连接这些逻辑单元的走线绕来绕去，导致信号传播的时间常数τ比较高。华为的这项技术创新好比用复式房屋取代平房，把一层层逻辑电路上下叠起来，用极短的垂直互连替代较长的水平走线，让信号跑得更快，达到降低时间常数τ的目标。

2026国际电路与系统研讨会吸引了众多专家。

演讲中，何庭波讲解了华为如何把“韬定律”应用到智能手机和人工智能计算领域的实践。基于这个定律，华为已成功设计并量产了381款芯片。计划今年秋季上市的麒麟芯片，率先采用“逻辑折叠”技术，性能大幅提升。预计到2031年，基于“韬定律”的高端芯片晶体管密度将达到1.4纳米制程的同等水平。

“在‘韬定律’路径上，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。”何庭波向与会专家和全球业界发出了合作邀请。

高校也是华为的重点合作对象。参加国际电路与系统研讨会的一位上海高校教授表示：“期待与华为加强合作，参与相关技术研发和产品调试，为打造先进的人工智能算力底座贡献力量。我们还希望把‘韬定律’引入大学的前沿课程。长期以来，集成电路专业课以讲授国外学者的理论为主，随着我国在这一领域的创新水平持续提升，今后要着力增加中国人的理论内容。”

原标题：《教授解读华为“韬定律”：它如何开辟了我国自主研发芯片新路径｜新科普》

栏目主编：黄海华

本文作者：解放日报 俞陶然